반도체 집적의 마지막 개척지와 3차원 혁명의 미래
초록(Abstract)
인공지능(AI) 시대가 본격적으로 도래하면서 반도체 산업의 경쟁 구도는 중앙처리장치(CPU)와 그래픽처리장치(GPU)를 넘어 메모리 기술로 확대되고 있다. 특히 HBM(High Bandwidth Memory)은 생성형 AI, 대규모 언어모델(LLM), 데이터센터, 슈퍼컴퓨터 등 고성능 컴퓨팅(HPC) 환경의 핵심 인프라로 자리 잡았다. 최근 HBM3E 12단(Stack) 제품이 상용화 단계에 진입하면서 업계는 자연스럽게 다음 질문을 던지고 있다.
"HBM의 적층은 과연 어디까지 가능할 것인가?"
본 글은 HBM 기술 발전의 역사와 구조적 특징을 분석하고, 적층 중심의 성능 향상이 직면할 물리적·경제적 한계를 검토하며, 차세대 메모리 산업이 나아갈 방향을 전망한다.
1. 반도체 산업의 새로운 중심축, HBM
지난 수십 년 동안 반도체 산업은 무어의 법칙(Moore's Law)에 의해 성장해 왔다.
트랜지스터는 계속 미세화되었고 성능은 비약적으로 향상되었다.
그러나 3nm 이하 공정 시대에 진입하면서 상황은 달라졌다.
트랜지스터 미세화만으로는 AI가 요구하는 폭발적인 데이터 처리량을 감당하기 어려워진 것이다.
오늘날 AI 모델 하나는 수천억 개의 파라미터를 가진다.
GPU의 연산능력은 계속 증가하고 있지만 데이터를 공급하는 메모리가 이를 따라가지 못하는 문제가 발생하였다.
이른바 메모리 월(Memory Wall) 현상이다.
HBM은 바로 이 문제를 해결하기 위해 등장하였다.
기존 DRAM이 2차원 평면 확장 방식이었다면 HBM은 메모리 칩을 수직으로 쌓아 올리는 3차원 구조를 채택한다.
이를 통해 대역폭(Bandwidth)을 획기적으로 향상시키면서도 전력 소비는 줄일 수 있게 되었다.
오늘날 엔비디아 H100, H200, B100, AMD MI300 시리즈, 인텔 가우디 시리즈 등 거의 모든 AI 가속기가 HBM을 채택하는 이유도 여기에 있다.
2. HBM 발전사의 핵심은 적층(Stacking)의 역사
HBM의 발전 과정은 곧 적층 기술의 발전 과정이라 말해도 과언이 아니다.
HBM1
2015년 등장
- 4Hi 적층
- 약 128GB/s 대역폭
HBM2
2016~2018년
- 8Hi 적층
- 최대 256GB/s
HBM2E
2020년
- 최대 12Hi 시도
- 460GB/s 이상
HBM3
2023년
- 8Hi
- 819GB/s 수준
HBM3E
2024~2026년
- 12Hi 본격 상용화
- 1.2TB/s 이상
불과 10년 만에 대역폭은 거의 10배 가까이 증가하였다.
그리고 그 중심에는 TSV(Through Silicon Via) 기술이 있었다.
3. TSV가 만든 3차원 혁명
TSV는 실리콘 웨이퍼를 관통하는 초미세 전극이다.
과거 DRAM은 PCB를 통해 칩끼리 연결되었다.
반면 HBM은 실리콘을 직접 뚫어 연결한다.
이 방식은 다음과 같은 이점을 제공한다.
첫째, 전송 거리가 극단적으로 짧다.
전자는 거리가 짧을수록 에너지 손실이 적다.
둘째, 엄청난 수의 연결선을 확보할 수 있다.
HBM 스택 하나에는 수천 개의 TSV가 존재한다.
셋째, 병렬 데이터 전송이 가능하다.
CPU가 고속도로 한 차선이라면 HBM은 수백 차선 고속도로에 가깝다.
결과적으로 메모리 병목 현상이 크게 감소한다.
4. 왜 12단이 중요한가?
12단 적층은 단순히 칩을 더 많이 올려놓은 것이 아니다.
반도체 산업이 수직 집적 기술의 새로운 장벽을 돌파했다는 의미를 가진다.
예를 들어 동일한 다이 용량이 24GB라고 가정하면
- 8단 → 약 24GB
- 12단 → 약 36GB
즉 약 50% 이상의 용량 증가 효과를 얻는다.
AI 서버에서는 GPU 한 장당 메모리 용량이 모델 규모를 결정한다.
따라서 HBM 적층 증가는 곧 AI 성능 향상으로 직결된다.
현재 엔비디아, AMD, 구글, 마이크로소프트, 아마존 모두 더 많은 HBM 용량을 요구하고 있다.
5. 그러나 적층은 영원히 증가할 수 없다
모든 기술 혁신에는 한계가 존재한다.
HBM 역시 예외가 아니다.
현재 학계와 산업계가 주목하는 한계는 크게 네 가지다.
① 발열 문제
HBM 스택 내부의 다이는 사실상 샌드위치 구조다.
상부 칩에서 발생한 열은 하부로 전달된다.
12단 구조에서는 중앙부 다이의 열 방출이 매우 어렵다.
예를 들어
GPU가 1000W 시대에 진입하면
그 옆에 위치한 HBM도 상당한 열 스트레스를 받게 된다.
16단, 20단 이상으로 갈수록 열 문제는 기하급수적으로 증가한다.
② 신호 무결성
데이터 전송 속도가 높아질수록 신호 품질 유지가 어려워진다.
HBM3E는 이미 초고속 인터페이스 영역에 진입했다.
앞으로 16단 이상 적층 시에는
TSV 길이 증가
전기적 간섭 증가
지연 시간 증가
등이 발생한다.
결국 적층 증가가 반드시 성능 증가로 이어지지 않는 시점이 나타난다.
③ 수율(Yield)의 급격한 하락
반도체 산업에서 수율은 곧 수익성이다.
12개의 칩 중 단 하나라도 불량이면 전체 스택이 폐기될 수 있다.
가령 다이 하나의 수율이 98%라고 가정하면
12단 적층 수율은
0.98¹² = 약 78%
수준이 된다.
20단의 경우
0.98²⁰ = 약 66%
까지 감소한다.
실제 제조 환경은 더욱 복잡하므로 비용 상승은 훨씬 심각하다.
④ 패키징 비용
HBM 가격의 상당 부분은 패키징에서 발생한다.
CoWoS
I-Cube
Foveros
EMIB
등 첨단 패키징 기술은 이미 병목 현상이 되고 있다.
업계 일각에서는 HBM 비용의 절반 이상이 패키징 공정에서 나온다고 평가하기도 한다.
즉 적층 수가 늘어날수록 경제성은 오히려 악화될 수도 있다.
6. 16단, 20단, 그리고 24단의 가능성
현재 업계 로드맵을 종합하면
16단 적층은 사실상 확정적인 미래로 평가된다.
기술적으로도 충분히 실현 가능하다.
문제는 그 이후다.
16Hi
가장 현실적인 차세대
2030년 전후 주력 예상
20Hi
도전 가능
발열 및 비용 문제가 핵심
24Hi
실험적 수준
경제성 검증 필요
32Hi 이상
현재 기술로는 매우 어려움
근본적 구조 혁신 필요
따라서 단순 적층은 아마도 20~24단 부근에서 한계에 접근할 가능성이 높다.
7. 미래는 적층보다 하이브리드 구조에 있다
반도체 역사는 언제나 같은 패턴을 보였다.
평면 확장이 한계에 도달하면 구조 자체가 바뀐다.
HBM 역시 마찬가지다.
향후 업계는 다음 방향으로 이동할 가능성이 크다.
Logic + Memory 통합
현재는 GPU와 HBM이 분리되어 있다.
하지만 미래에는 로직과 메모리가 하나의 패키지 안에서 더욱 긴밀히 결합될 것이다.
Processing-In-Memory(PIM)
데이터를 이동시키는 대신
메모리 내부에서 연산을 수행하는 방식이다.
삼성전자와 SK하이닉스 모두 연구를 진행 중이다.
HBM + CXL
CXL(Compute Express Link)은 메모리 확장을 가능하게 한다.
향후 HBM이 시스템 메모리와 유기적으로 연결되는 구조가 등장할 것으로 예상된다.
광(Optical) 인터커넥트
전기 신호 대신 광신호를 사용하는 기술이다.
발열과 대역폭 문제를 동시에 해결할 차세대 패러다임으로 주목받는다.
8. HBM 이후의 시대
반도체 산업은 종종 "포스트 무어(Post-Moore)" 시대에 진입했다고 말한다.
이는 트랜지스터를 더 작게 만드는 것보다
어떻게 연결하고
어떻게 쌓고
어떻게 통합할 것인가가 중요해졌음을 의미한다.
HBM은 바로 그 시대의 상징이다.
과거 DRAM 경쟁이 미세공정 중심이었다면
오늘날 경쟁은 패키징과 적층 기술 중심으로 이동하고 있다.
이는 단순한 기술 변화가 아니다.
산업 패러다임 전환이다.
결론
HBM 12단 적층 시대는 단순한 메모리 용량 증가 이상의 의미를 가진다.
그것은 반도체 산업이 평면에서 입체로 이동했음을 상징하는 역사적 전환점이다.
그러나 적층은 무한정 계속될 수 없다.
발열, 신호 무결성, 수율, 제조비용이라는 물리적·경제적 장벽이 존재하기 때문이다.
현재 관점에서 볼 때 16단과 20단은 충분히 현실적인 미래이며, 24단 전후가 실질적인 적층 한계선이 될 가능성이 높다. 하지만 반도체 역사는 언제나 한계를 혁신으로 돌파해 왔다.
결국 미래의 승자는 가장 높은 적층 수를 가진 기업이 아닐 것이다.
오히려 메모리와 연산, 패키징과 광통신, AI와 시스템 아키텍처를 하나의 생태계로 통합하는 기업이 될 것이다.
HBM의 진정한 가치는 더 많이 쌓는 데 있지 않다.
그 가치는 인간이 계산의 한계를 넘어설 수 있도록 새로운 차원의 연결과 통합을 가능하게 한다는 데 있다.
오늘 우리가 바라보는 12단 적층은 끝이 아니다.
그것은 거대한 3차원 반도체 혁명의 서막일 뿐이다.
그리고 미래의 반도체는 더 이상 '작아지는 기술'이 아니라, '쌓이고 연결되는 기술'로 기억될 것이다.
결론의 마지막 부분에 아래와 같은 고급 분석 단락을 추가하면 글의 완성도가 훨씬 높아집니다.
추가 결론: 적층의 한계를 넘어, 기판 호환성은 새로운 성장 경로가 될 수 있는가
흥미로운 것은 HBM의 미래가 반드시 적층 수 증가에만 달려 있지 않을 수 있다는 점이다.
반도체 산업은 오랫동안 성능 향상을 위해 트랜지스터 수를 늘리거나 메모리 셀을 집적하는 방향으로 발전해 왔다. 그러나 AI 시대에 들어서면서 또 다른 관점이 등장하고 있다. 그것은 단순히 메모리를 더 높게 쌓는 것이 아니라 시스템 전체의 연결성과 패키지 효율성을 개선하는 방향이다.
특히 주목해야 할 것은 메인보드와 프로세서 패키지, 인터포저, 메모리 모듈 간의 호환성과 연결 구조 개선이다.
현재 HBM은 GPU 또는 AI 가속기와 사실상 일체형으로 구성된다. 일반 DDR 메모리처럼 자유롭게 교체하는 구조가 아니다. 따라서 새로운 세대의 HBM이 등장할 때마다 패키지 구조와 인터포저, 전력 공급 체계, 신호 설계가 모두 재설계되는 경우가 많다.
하지만 향후 CXL(Compute Express Link), UCIe(Universal Chiplet Interconnect Express), 차세대 인터포저 기술이 발전한다면 상황은 크게 달라질 수 있다.
예를 들어 12단 HBM을 16단으로 올리지 않더라도,
- 인터페이스 효율 20% 향상
- 신호 손실 15% 감소
- 전력 효율 10~20% 개선
- 메모리 접근 지연 감소
- 패키지 간 대역폭 확대
등이 이루어진다면 실제 시스템 성능은 한 세대의 절반에 해당하는 개선 효과를 얻을 수 있다.
이는 과거 CPU 산업에서 클럭을 높이지 않고도 캐시 구조와 버스 아키텍처 개선만으로 상당한 성능 향상을 이끌어낸 사례와 유사하다.
다시 말해 미래 HBM 산업은 단순히 "몇 단까지 쌓을 수 있는가"의 경쟁이 아니라,
"현재 적층을 얼마나 효율적으로 활용할 수 있는가"
의 경쟁으로 이동할 가능성이 높다.
이 관점에서 볼 때 메인보드 및 패키지 기판과의 호환성 향상은 하나의 "반 세대(Half-Node) 업그레이드" 역할을 수행할 가능성이 충분하다.
물론 이것이 12단 HBM을 16단 HBM 수준으로 완전히 대체할 수는 없다. 메모리 총용량과 물리적 대역폭 자체는 결국 적층 증가와 셀 밀도 향상을 통해 확보해야 하기 때문이다.
그러나 경제성과 수율, 발열이 갈수록 중요해지는 미래에는 단순 적층보다 시스템 아키텍처 최적화가 더 높은 투자수익률(ROI)을 제공할 수 있다.
결국 HBM의 미래는 단 하나의 방향으로 진보하지 않을 것이다.
한 축에서는 16단, 20단, 24단으로 향하는 초고적층 기술이 발전할 것이며, 다른 한 축에서는 기판 호환성 향상과 인터커넥트 혁신, 패키징 기술 고도화를 통해 마치 반 세대 업그레이드에 해당하는 성능 향상이 지속적으로 이루어질 것이다.
따라서 우리는 "HBM은 언제까지 쌓을 수 있는가?"라는 질문을 넘어,
"HBM을 중심으로 한 시스템 전체를 얼마나 효율적으로 연결할 수 있는가?"
라는 새로운 질문을 던져야 한다.
적층은 언젠가 물리적 한계에 도달하겠지만, 연결과 통합의 혁신은 훨씬 더 오랫동안 계속될 것이기 때문이다.
HBM의 미래는 더 높이 쌓는 기술만이 아니라, 더 현명하게 연결하는 기술에 의해 결정될 것이다.
References
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참고문헌 및 자료출처
본 글은 JEDEC HBM3 표준문서, NVIDIA Blackwell 아키텍처 자료, SK하이닉스 및 삼성전자 HBM3E 기술백서, Intel Foveros 패키징 자료, IEEE 논문 및 Omdia·McKinsey·Yole Intelligence의 반도체 시장 보고서를 참고하여 작성되었다.